wikiAMD Turin
Turin ist der Codename für Prozessoren der AMD EPYC 9005 Serie. Sie stellen die fünfte Generation von Prozessoren mit der sogenannten Zen-Mikroarchitektur dar und sind damit der Nachfolger von Prozessoren der Genoa bzw. Bergamo-Serie. Die neue Serie verwendet weiterhin den SP5 Sockel und ist damit Genoa-kompatibel.
Im folgenden werden die Neuerungen und technischen Details der neuen Prozessorserie erläutert.
Aufbau
Auch AMD Prozessoren der Zen 5 Architektur setzen auf die bekannten, in Core Complex Die (CCD) organisierten, Chiplets. Die Prozessoren nutzen entweder Zen 5 oder Zen 5c Kerne.
Prozessoren mit Zen 5 Kernen ermöglichen bis zu 16 Chiplets. Jedes Chiplet beinhaltet:
- 8 Kerne
- 1 MB L2-Cache pro Kern
- Shared 32 MB L3-Cache
Prozessoren mit Zen 5c Kernen ermöglichen bis zu 12 Chiplets. Jedes Chiplet beinhaltet:
- 16 Kerne
- 1 MB L2-Cache pro Kern
- Shared 32 MB L3-Cache
Alle Chiplets sind mit dem sogenannten I/O-Die verbunden. Neben der Zentralen Schnittstelle für alle Chiplets stellt der I/O-Die zusätzlich folgende Technologien zur Verfügung:
- 12 Memory Controller
- PCIe 5 Controller mit bis zu 160 PCIe Gen 5 Lanes
- Infinity Fabric Controller der 3. Generation
- SATA Controller mit bis zu 32 Lanes
- Compute Express Link (CXL) 2.0 Controller
- PCIe Link Encryption
Er nutzt zudem die AMD Secure Processor Technologie.
Neuheiten
Die 9005 Serie der AMD EPYC Prozessoren wird in 4 nm gefertigt. Damit einher geht ein verbesserter Basistakt.
Es wird CXL 2.0 unterstützt.
Genoa und Turin Vergleich
Die folgende Tabelle zeigt die Verbesserungen der auf Zen 5/5c Architektur basierenden Turin Prozessorserie gegenüber den Zen 4 AMD Prozessoren mit Codenamen Genoa/Bergamo. Für eine Übersicht der aktuellen Prozessorserie siehe den Artikel AMD EPYC 9005 Turin.
| Zen 4 | Zen 5/5c | Erläuterung | |
|---|---|---|---|
| L1 I/D-cache | 32/32k | 32/48k | Layer 1 Instruction/Data-Cache[1] |
| Return Address Stack | 32 | 52 | |
| L2 cache | 1MB/8w | 1M/16w | Layer 2 Cache |
| L2 banwidth | 32B/clk | 64B/clk | Layer 2 Bandbreite |
| Int reg | 224 | 240 | Integer registration |
| FP reg | 192 | 384 | Floating Point registration |
| ROB | 320 | 448 | re-order buffer[2] |
| L1 BTB | 2x 1.5k | 2x 16k | Layer 1 Branch Target Buffer[3] |
| L2 BTB | 2x 7k | 2x 8k | Layer 2 Branch Target Buffer |
Weitere Informationen
- AMD EPYC 9005 Turin Turns Transcendent Performance with 768 Threads Per Server (www.servethehome.com, 07.11.2024)
- AMD EPYC 9005 Turin Performance Tuning
- AMD EPYC 9005 Series Processors Datasheet
- AMD EPYC 9005 Series Architecture Overview
- 5th Gen AMD EPYC Processor Architecture White Paper
- AMD EPYC 9005 Series Memory Population Recommendations
Einzelnachweise
- ↑ CPU Cache (wikipedia.org, 05.10.2023)
- ↑ Re-Order Buffer (wikipedia.org, 05.10.2023)
- ↑ Branch Target Buffer (wikipedia.org, 05.10.2023)
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Autor: Stefan Bohn Stefan Bohn ist seit 2020 bei der Thomas-Krenn.AG beschäftigt. Ursprünglich als Berater für IT-Lösungen im PreSales beheimatet, wechselte er 2022 zum Product Management. Dort widmet er sich dem Wissenstransfer und treibt dabei auch das Thomas-Krenn Wiki voran.
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