Intel C220 Chipsätze

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Intel C220 Chipsätze (Codename Lynx Point) kommen bei Single-CPU Server- und Workstation-Mainboards für Intel Xeon E3-1200 v3 CPUs (Haswell Mikroarchitektur) zum Einsatz. Sie sind damit die Nachfolger der C200 Chipsätze, die für CPUs der Sandy Bridge und Ivy Bridge Intel Mikroarchitekturen verwendet werden.

C220 Chipsätze im Überblick

Dank Flexible I/O bietet der C226 Chipsatz für Mainboard Designer eine variable Anzahl an USB und SATA Ports an.
Beim Supermicro X10SLH-F Mainboard mit Intel C226 Chipsatz wird Flexible I/O genutzt um 6 SATA 6Gb/s Ports bereitzustellen.
Die C220 Serie setzt sich aus drei Chipsätzen zusammen:
C222 C224 C226
Flexible I/O - -
PCI Express 2.0 Ports 8 8 8
Gesamtzahl USB Ports
USB 3.0 Ports
USB 2.0 Ports
10
2
8
12
4
8
14
4-6(*)
10-8(*)
Gesamtanzahl SATA Ports
SATA 6Gb/s Ports
SATA 3Gb/s Ports
6
2
4
6
4
2
4-6(*)
4-6(*)
0
VGA - -
Intel Wireless Display - -
Intel Rapid Storage Technology - AHCI
Intel Rapid Storage Technology - RAID 0/1/5/10 Unterstützung
Intel Rapid Storage Technology - Intel Smart Response Technology - -
Intel Active Management Technology 9.0 - -
Intel Identity Protection Technology (Intel IPT) - -

(*) abhängig von Flexible I/O Konfiguration des Mainboard Designers

Neuerungen gegenüber C200

Block Diagramm der C220 Server Chipsätze

Die Intel C220 Chipsatz Generation bietet folgende Neuerungen:[1]

  • USB 3.0
  • Intel Flexible I/O
  • Intel Rapid Storage Technology 2.0
  • Bis zu 6x 6Gb/s SATA Ports
  • PCI Express Latency Tolerance Reporting (LTR)
    • Der PCI Express Root Port unterstützt LTR.
    • Endgeräte berichten dynamisch an den Root Port über ihre Service Latenz Anforderungen an den Speicherzugriff.
    • Immer wenn sich die Latenz Toleranz ändert sowie beim beim Bootvorgang sollten Endgeräte eine neue LTR Nachricht an den Root Port übertragen.
    • Der PCH nutzt diese Informationen um bessere Powermanagement Entscheidungen zu treffen.
    • Der Prozessor nutzt den Worst-Case Wert der übermittelten Toleranzwerte um die Übergänge zwischen den Energiezuständen (c-states) zu optimieren.
    • Dies führt zu einem verbesserten Powermanagement ohne die Endgerätefunktion zu beeinflussen.
    • Endgeräte, die LTR unterstützen müssen den "reporting and enable mechanism" laut PCIe Latency Tolerance Reporting Engineering Change Notice implementieren.
  • Neuerungen beim Serial Peripheral Interface (SPI)
    • Unterstützt Quad IO Fast Read, Quad Output Fast Read, Dual IO Fast Read
    • Unterstützung von TPM over SPI
    • Unterstützt Serial Flash Discoverable Parameter (SFDP)

Einzelnachweise

  1. Intel® 8/C220 Series Chipset Platform Controller Hub: Datasheet (www.intel.com)

Weitere Informationen


Foto Thomas Niedermeier.jpg

Autor: Thomas Niedermeier

Thomas Niedermeier, Abteilung Communications / Knowledge Transfer bei Thomas-Krenn, absolvierte an der Hochschule Deggendorf sein Studium zum Bachelor Wirtschaftsinformatik. Seit 2013 ist Thomas bei Thomas-Krenn beschäftigt und kümmert sich hier vor allem um das TKwiki. Er ist ein begeisterungsfähiger, technisch interessierter Linux und Mac Nutzer, fährt im Winter gerne Ski und geht im Sommer gern ins Schwimmbad.


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